北陸先端科学技術大学院大学 [JAIST] - 研究者総覧
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金子 峰雄 (カネコ ミネオ) 教授
情報科学系、セキュリティ・ネットワーク領域

194件中1-20件目

  • 1. Prefix Sequence: Optimization of Parallel Prefix Adders using Simulated Annealing,Takayuki Moto, Mineo Kaneko,Proceedings of IEEE International Symposium on Circuits and Systems, 2018
  • 2. Wire Congestion Aware High Level Synthesis Flow with Source Code Complier,Masato Tatsuoka, Mineo Kaneko,Proceedings of International Conference on IC Design and Technology, 2018,pp.101-104
  • 3. ソース・コンパイラを用いた配線混雑改善の高位設計フロー (Congestion Aware High Level Synthesis Design Flow with Source Compiler),立岡真人, 金子峰雄 (Masato Tatsuoka, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2017-96, 2018,pp.43-48
  • 4. 耐故障FPGAのための一再構成手法とその評価 (Reconfiguration for Fault Tolerant FPGA Considering Incremental Multiple Faults),馬(金成), 金子峰雄 (Cheng Ma, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2017-101, 2018,pp.73-78
  • 5. コンポーネント間近接制約に基づいた混合誤り訂正機構の信頼性評価 (Reliability Evaluation of Mixed Error Correction Scheme for Soft-Error Tolerant Datapaths),呉政訓, 金子峰雄 (Junghoon Oh, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2017-102, 2018,pp.79-84
  • 6. バッファ挿入を考慮した並列プレフィックス加算器の最適化設計 (Design Optimization of Parallel Prefix Adder Considering Buffer Insertion),西岡達紘, 金子峰雄 (Tatsuhiro Nishioka, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2017-109, 2018,pp.121-126
  • 7. 並列プレフィックス加算器の手続き的構造生成(Procedural Construction of Parallel Prefix Adder),金子峰雄 (Mineo Kaneko),情報処理学会DAシンポジウム (DA Symbosium 2018, IPSJ), 2018
  • 8. KKT-Condition Inspired Solution of DVFS with Limited Number of Voltage Levels,Mineo Kaneko,Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS),pp.2400-2403,May 2017
  • 9. Margin Aware Timing Test and Tuning Algorithm for Post-Silicon Skew Tuning,Mineo Kaneko,Proceedings of the 60th IEEE Mid-West Symposium on Circuits and Systems,pp.1244-1247,August 2017
  • 10. マルチ・ドメイン・スキュー割り当てを考慮した資源割り当てとドメイン分割 (Resource Binding and Domain Assignment for Multi-Domain Clock Skew Aware High-Level Synthesis),李 暁光, 金子峰雄 (Xiaoguang Li, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2016-118,pp.85-90,March 2017
  • 11. 回路動作温度範囲に対する最適スキュー温度特性 (Optimum Temperature Dependent Timing Skew for Temperature Aware Design),曽我 慎, 金子峰雄 (Makoto Soga, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2016-119,pp.91-96,March 2017
  • 12. スキュー調整を考慮した高位合成のMILP定式化 (MILP Approach to Skew-Aware High Level Synthesis,志村甲斐, 金子峰雄 (Kai Shimura, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2016-120,pp.97-102,March 2017
  • 13. シミュレーテッド・アニーリングを利用した並列プレフィックス加算器の構成 (Optimization of Parallel Prefix Adder Using Simulated Annealing),本敬之, 金子峰雄 (Takayuki Moto, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2016-127,pp.139-144,March 2017
  • 14. コンポーネント間近接制約に基づいた混合誤り訂正機構と回路面積評価 (Effect on the Chip Area of Component Adjacency Constraint for Soft-Error Tolerant Datapaths),呉 政訓, 金子峰雄 (Junghoon Oh, Mineo Kaneko),電子情報通信学会VLSI設計技術研究会 (IEICE Technical Report on VLSI Design Technology), VLD2016-129,pp.151-156,March 2017
  • 15. Register Binding in Datapath Synthesis Considering Post-Silicon Skew Tunability,Kazuho Katsumata, Junghoon Oh, Mineo Kaneko,Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies, 2018,pp.232-237
  • 16. A General Model of Timing Correction by TemperatureDependent Clock Skew,Mineo Kaneko,IEICE Technical report on VLSI Design Technology, VLD2017-57, DC2017-63, November 2017,pp.183-188
  • 17. A Random Access Analog Memory with Master-Slave Structure for Implementing Hexadecimal Logic,Renyuan Zhang, Mineo Kaneko,IEEE International System-On-Chip Conference (SOCC) 2017,2017/9/
  • 18. LLVMベースの高位合成向けモデルのソース・コンパイラ:StoSを用いた高位合成フロー,立岡真人, 呉 政訓, 金子峰雄,情報処理学会DAシンポジウム,2017/8/
  • 19. Latency-Aware Selection of Check Variables for Soft-Error Tolerant Datapath Synthesis,Junghoon Oh, Mineo Kaneko,IEICE Trans. Foundations,Vol.E100-A,No.7,pp.1506-1510,July 2017
  • 20. Mixed Error Correction Scheme and Its Design Optimization for Soft-Error Tolerant Datapaths,Junghoon Oh, Mineo Kaneko,Proc. IEEE Asia Pacific Conference on Circuits and Systems,pp.362-365,October 2016

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