ＬＳＩは計算処理の現場。先端ＬＳＩのための
回路技術と最適化技術を探求する！

※新規の学生受入は行っていません

金子研究室　KANEKO Laboratory
教授：金子 峰雄（KANEKO Mineo）

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［研究分野］
回路理論、集積回路、CAD、システム最適化
［キーワード］
LSI、レイアウト設計、論理設計、高位合成、ハード・ソフト・コデザイン、組合せ最適化

研究を始めるのに必要な知識・能力

回路技術の基礎（線形代数、微積分、基本的な回路解析、MOS トランジスタの基本動作、論理回路など）と最適化技術の基礎（授業科目「アルゴリズムとデータ構造」、「システム最適化」など）に関する知識を備え、最適化アルゴリズムを計算機実装するためのプログラム能力を備えていることが望ましい。

この研究で身につく能力

（1）回路や計算機などの現実のシステムに関する諸問題を、代数、微積分、グラフ理論等の数学的ツールを使って数理論理的に捉え、議論し、解を導く能力。（2）システムの動作シミュレーションや設計最適化について、その計算アルゴリズムを開発し、プログラム化し、実用に供する能力。（3）集積回路に関する基本的性質を理解し、新しく現れる技術の背景・技術内容を理解し、その効果を推測できる能力。（4）自身の研究・開発内容について正確にまとめ、論文や口頭発表を通してそれを他者へ伝え、また自身の研究内容や関連研究開発について他者と議論する能力。

【就職先企業・職種】 製造業、情報通信業、他

研究内容

集積回路とは？

　集積回路は、情報・通信機器、制御機械・ロボットなどに組み込まれ、計算処理を行なったり、情報を記憶したりするもので、正に情報処理の『現場』です。一辺が1センチメートルほどの大きさの基板の上に数十ナノメートルの線幅でトランジスタ素子や配線が刻まれていてるもので、これは野球グラウンド一面に0.5㎜のシャープペンシルの芯を使ってモザイク画を描くことに相当しています。また、デジタル集積回路を動作させるためのクロック周波数3GHzは、光がわずかに10㎝進む時間を1サイクル（動作制御の時間単位）として処理が行われることを意味します。集積回路は、こうした極微細スケール、極微小タイミングの下で、なおかつ製造ばらつきや動作時ノイズに打ち勝って、正しく動作しなければなりません。このような集積回路をどのように設計し、どのように高性能化するか、これが私たちの研究テーマです。

1．集積回路システムの最適化・自動設計

　集積回路の歴史は微細化の歴史、そしてそれに伴う高速化と回路の大規模化の歴史でもあります。微細化と高速化により、配線を中心とした寄生素子がシステムに与える影響か顕在化してきています。また、製造ばらつきや動作時ばらつきによる動作の不安定さは増々深刻になって来ています。本研究室では、ばらつきや寄生効果に打ち勝って回路を正しく動作させる『仕組み』の開発と、その仕組みが最大限効果を発揮するための『設計最適化』の開発の両輪によって、次世代のLSI設計論を確立することを目指しています。この一つの例として、クロックスキューの積極的利用による高性能化やばらつき克服があります。クロックスキューを最適化することを前提とした回路そのものの最適化問題は、とてもチャレンジングでかつ効果が期待できる課題です。また、こうした設計問題に取り組む中で、沢山の最適化問題に出会い、それらを解いていかなければなりませんが、そこには純粋に数学の問題に立ち向かう面白さもあります。

2．耐故障集積システム

　情報機器、ロボットなどが社会のあらゆる場所に普及し、それらへの依存度が高まるにつれて、集積回路の故障が人間や社会に重大な問題を引き起こすようになってきています。システムの耐故障化には冗長性の導入が必要になりますが、耐故障性を保持したまま、いかに冗長性を低く抑えるかが大きな問題となります。具体的なアプリケーションに応じて、アルゴリズムレベルからレジスタ転送レベル、論理レベル、回路レベルまでの間で、導入する冗長性を最適化する耐故障計算処理システムの高位合成と計算機支援設計について研究を行っています。

3．次世代回路方式

　現在のLSIはクロック同期式2値論理回路が主流ですが、こうした枠をはみ出した回路方式の検討、設計方法論・設計最適化の検討も進めています。一つの代表例は制御にクロックを使わない非同期式回路です。製造ばらつきや動作時ノイズを難なく克服し、タイミングマージン無しに動作する特長を持ちつつ、回路規模を小さく抑えることができる新しい非同期回路方式の開発に向けたブレークスルーを模索しています。

主な研究業績

1. Keisuke Inoue, Mineo Kaneko, “Dual-Edge-Triggered Flip-Flop-Based High-level Synthesis with Programmable Duty Cycle’’, IEICE Trans. Fundamentals, Vol.E96-A, No.12, pp.2689-2697, 2013.
2. Mineo Kaneko, “Timing-Test Scheduling for Constraint-Graph Based Post-Silicon Skew Tuning’’, Proceedings of IEEE International Conference on Computer Design （ICCD）, pp.460-465, 2012.
3. Tsuyoshi Iwagaki, Eiri Takeda, Mineo Kaneko, “Flexible Test Scheduling for an Asynchronous On-chip Interconnect Through Special Data Transfer’’, IEICE Trans. Fundamentals, Vol. E94-A, No. 12, pp.2563-2570, 2011.