中間電極を用いた新しい動作原理のFET型強誘電体メモリの作製

図２　従 来のFET型強誘電体メモリの問題点

解説 　理想的にはすばらしいメモリだが、しかし、強誘電体薄膜をSi上に直接堆積 すると両者がどうしても反応するため、両者の間には比較的誘電率の高い、 SiO2とは異なった絶縁物である緩衝層を入れなけなければならない。そのた め、1 ) 緩衝層に印加電圧が加わるので、書込み電圧が高い、2 ) メモリ保持時 には、ゲートをアースにするために、強誘電体膜の残留分極により緩衝層に も、電荷が貯まり、それが強誘電体膜にとって、減分極電界、緩衝層にとっ ては、リーク電流発生につながるため、メモリの保持時間が数日と短い、3 ) 界面特性が最も安定なSiO2を用いていないために、メモリ動作が不安定に なるという問題が生じる。 　これらの問題のため、このFET型強誘電体 メモリの実現は、かなり困難とされている。

図３　 中間電極を用いた新しいFET型強誘電体メモリの動作原理

解説 　先ず、書込みは、左図にあるように中間電極を用いて、強誘電体薄膜にだけ、 正または負の書込み電圧VRを印加して、正Pr＋または負Prーの残留分極状態にする。つまり、この時、中間電極をソースと同じ電位にすれば、 MOSFETのゲートーソース間は短絡状態であり、強誘電体薄膜にだけ書込み電 圧を印加できる。その後、中間電極を切り放し、開放して、正の読出し電圧 Vwを強誘電体膜とMOSFETを直列状態にして、印加する。右図に強誘電体薄膜 の分極ー電界（PーE）ヒステレシスループを示す。読出し電圧により、強誘 電体薄膜は、メモリ状態がPr＋の時、黒色方向のPーEヒステレシスループ上 で、またPrーの時、赤色方向のPーEヒステレシスループ上で動作する。すな わち、Pr＋の強誘電体薄膜の電気容量CflはPrー時の電気容量Cfhよりもかな り小さいことにより、Pr＋時のMOSFETのゲート電圧VGは、Prー時のものより 小さい。具体的には、VGとVRとはVG=CfVR/(Cf+Cs)の関係になる。このVGがMOSFET の閾値電圧Vthより多ければ、ドレイン電流IDが流れ、Vthより小さければID は流れない。このIDの大きさによりメモリ状態を判別できる。すなわち、本 メモリの特長は 　1 ) 書込み電圧が強誘電体薄膜にだけ印加できるので、小さくできる。 　2 ) 保持時は、強誘電体薄膜は、アース状態なので、減分極電界がが存在 せず、保持時間が長くなる。 　3 ) 強誘電体膜に強誘電体が飽和するまで 電圧を印加する必要がないので、緩衝層としてSiO2が使用でき、安定なメモ リ動作ができる。 　というように、従来のFET型強誘電体メモリの問題点を全て解決することが できる。

図4　ディ スクリート回路による本原理によるメモリ動作の確認

解説 　図4は書込み電圧VR、読出し電圧（パルス）Vw、図3におけるドレイン電流 IDによる電圧降下V0、及び中間電極電位つまりMOSFETのゲート電位VGのタ イムチャートを示す。V0及びVGについては、Pr+及びPr-の両方について示し てある。図から、Pr+では、V0がVRの変化に対して全く変わらないが、Pr-の 方は、VRの変化に対して、位相が180度ずれているが、変化しており、ドレ イン電流が流れていることがわかる。すなわち、本メモリは、Pr+及びPr-の メモリ状態に応じて、出力が変化しており、メモリとして動作していること がわかる。また、ここでは5パルスのVRしかがないが、10E10パルス以上読出せるこ とを確認しており、非破壊読み出しであることが、確認できた。

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材料科学研究科