(１) 反応性マグネトロンスパッタを用いた(100)Si基板上へのYSZ薄膜のエピタキシャル成長

(a) 背景 1947年のクリスマスイブの前日、アメリカのベル研究所においてショックレー、ブラッテン、バーディーンの３人により点接触型トランジスタの実験が行われ、固体での信号増幅が確認されました。これが、「半導体デバイス」の誕生です。以来、半導体産業は飛躍的な発展を遂げ、パソコンや携帯電話、家電製品のファジー機能など、現在の人間生活のあらゆる隙間に入り込み、我々の生活をより快適なものにしてくれています。これらの発展はLSI(Large Scale Integrated circuit)、ULSI(Ultra Large Scale Integrated circuit)などと呼ばれる、高集積デバイスの進歩の歴史と言うこともでき、このことは２１世紀に向かって展開するマルチメディア産業の鍵となっています。特にメモリーデバイスにおいては、不揮発性メモリーの理想形と目されている強誘電体メモリーの実用化に向けて、多くの研究者達が日夜努力を重ねています。
図１ ZrO２,Y２O３,及びYSZの結晶構造図		(b) 目的 ゲート絶縁膜に比誘電率がバルクで約30程の高誘電体であるイットリア安定化ジルコニア（YSZ）を用いて、まずMIS（Metal-Insulator-Semiconductor）構造を作製し、作製時、及びその前後のプロセスを改善することで、それら薄膜の結晶性と電気的特性の向上を目指します。これ自体、微細化の一途をたどるMIS-FETのゲート絶縁膜であるSiO２に代わるものとして有望であり、将来的には、MFMIS-FET(Metal-Ferroelectric-Metal-Insulator-Semiconductor Field Effect Transistor)のゲート絶縁膜への応用を視野に入れています。
		(c) 従来の堆積法 反応性スパッタ法は産業に適した成膜法ですが、反応ガスの酸素により、Si表面が酸化してしまうため、Si基板上への酸化物のエピタキシャル成長は困難とされて来ました。そこで、YSZ初期層を形成することで、Si基板上にエピタキシャルYSZ薄膜の成長を可能としたものが、図２のプロセス�Tです。
図２ プロセス�T（YSZ初期層形成によるエピタキシャルYSZ薄膜堆積）
図3 エピタキシャルYSZ薄膜の RHEED図（Si<110>入射の場合）	図3のRHEED(反射高速電子線回折)写真から、YSZ薄膜がエピタキシャル成長している様子が伺えます。
図4 YSZ/SiO2/Siの断面TEM像			図4はプロセス１で堆積を行った薄膜の横断面TEM(透過電子顕微鏡)像です。 RHEED図によりYSZ層のエピタキシャル成長は確認されましたが、図4から、2.5nm程のSiO２層の存在も明らかになりました。 SiとYSZの界面に形成されるSiO２層は比誘電率が4以下と小さいため、膜全体の比誘電率を下げてしまい好ましくありません。因みにYSZ層とSi層のいずれにも見られる細かな網目構造は結晶格子像です。 ゲート絶縁膜に比誘電率の比較的大きなYSZを用い、SiO２層を極力なくすことで良好な動作をしめすFETの作製が望めます。また、YSZ薄膜の結晶性の向上は、積層構造における結晶情報の伝達といった意味で、研究上重要なファクターの一つであると言うことができます。
図5 プロセスの改善�U（金属モード堆積によるSiO２層の制御） 図6　プロセス改善後のリーク電流密度の膜厚依存性				(d) 新たな堆積法 そこで、堆積プロセスの改善を謀りました。過酸化水素水ボイルと通電加熱によりSi基板上におよそ２nmの酸化膜を形成し、その後金属リッチで堆積レートの大きいYSZの金属モード堆積を施します。YSZ薄膜はSiO２初期層を還元しながら、下地Siの結晶情報を拾い、エピタキシャル成長して行きます。このためSiO２層の層厚は減少し、膜全体の比誘電率は向上します。また、図6に示されるとおり、従来ゲート絶縁膜として用いられて来たSiO２に比べて同じSiO２換算膜厚で比較すると、我々のエピタキシャルYSZ薄膜が3〜4桁ほどリーク電流特性が良いことがわかります。また現在の所、YSZ薄膜の厚さが10nmでSiO２換算膜厚が約1.8nmを得ており、今後５nm以下とすることで換算膜厚が、1nmを切ることも可能と考えています。ただ、MFMIS-FETにとっては、まだ高い値と言えますので今後のプロセスの改善が必要と考えています。
(e) 今後の課題 1. 更なるリーク電流の低減 2. 絶縁破壊耐性の向上 3. C-V特性で見られるヒステリシスの開きの低減
戻ってしまう。